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Tras observar que el tráfico promedio en simulaciones Full-System es bajo, se estudian criterios de diseño frente a saturación, latencia base y coste. Se revisan limitaciones de routers de baja latencia y topologías de alto grado, y se profundiza en NoCs con bypass (single-hop y multi-hop/SMART) para reducir ciclos por salto, resolviendo además nuevos conflictos de control de flujo y prevención de deadlocks.",{"@graph":51,"@context":106},[52,68,89],{"@type":53,"itemListElement":54},"BreadcrumbList",[55,59,62,65],{"item":56,"name":57,"@type":58,"position":9},"https://docshare.wps.com","Home","ListItem",{"item":60,"name":10,"@type":58,"position":61},"https://docshare.wps.com/es/template/",2,{"item":63,"name":31,"@type":58,"position":64},"https://docshare.wps.com/es/template/general/",3,{"item":66,"name":47,"@type":58,"position":67},"https://docshare.wps.com/es/template/efficient-bypass-mechanisms-for-low-latency-on-chip-networks/541375/",4,{"url":66,"name":47,"@type":69,"image":70,"author":75,"headline":47,"publisher":78,"fileFormat":81,"inLanguage":45,"description":49,"dateModified":82,"datePublished":83,"encodingFormat":81,"isAccessibleForFree":84,"interactionStatistic":85},"DigitalDocument",{"url":71,"@type":72,"width":73,"height":74},"https://docshare.wps.com/thumbnails/efficient-bypass-mechanisms-for-low-latency-on-chip-networks/541375.png","ImageObject",442,249,{"name":76,"@type":77},"BigDaveOnline","Person",{"url":56,"name":79,"@type":80},"DocShare","Organization","application/pdf","2026-11-03","2026-10-10",true,{"@type":86,"interactionType":87,"userInteractionCount":9},"InteractionCounter",{"@type":88},"ViewAction",{"@type":90,"mainEntity":91},"FAQPage",[92,98,102],{"name":93,"@type":94,"acceptedAnswer":95},"Por qué la latencia de la NoC es crítica en procesadores many-core?","Question",{"text":96,"@type":97},"Porque la NoC forma parte de la jerarquía de memoria: su latencia influye en el tiempo medio de acceso a memoria (AMAT). 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El Power Wall es la creciente di􀀌cultad para disipar la potencia consumida por los procesadores dado el r􀀓apido aumento de su frecuencia de operaci􀀓on, gracias al proceso de miniaturizaci􀀓on de los transistores. Este efecto, desencaden􀀓o el tr􀀓ansito de procesadores secuenciales mono-core a procesadores paralelos multi-core. Desde entonces, el desarrollo de procesadores multi-core no ha parado decrecer y en la actualidad podemos encontrar procesadores comerciales con varias decenas de cores, com􀀓unmente denominados many-core. Para poder aprovechar la capacidadde procesamiento paralela de estos procesadores, es necesario introducir una serie de elementos adicionales. Estos elementos est􀀓an relacionados principalmente con el sistema de memoria y son la implementaci􀀓on de instrucciones de acceso a memoria at􀀓omicas, un modelo de consistencia y un protocolo de coherencia. Para habilitar la comunicaci􀀓on entre cores, impl􀀓􀀐cita en los accesos a memoria de datos compartidos, los procesadores multicore disponen de una red de interconexi􀀓on dentro del chip o Network on-Chip (NoC) . Estas redes comenzaron siendo simples buses de datos, dado el bajo n􀀓umero de cores a interconectar, pero poco a poco han ido siendo reemplazados por otras redes con mejor escalado en ancho de banda. En un primer paso los buses fueron reemplazados por anillos y cada vez es m􀀓as frecuente el uso de mallas a medida que va creciendo el n􀀓umero de coresa interconectar.  \nEn un procesador many-core, con decenas de cores, es esencial que la latencia de la NoC sea lo m􀀓as baja posible, ya que esta constituye un elemento m􀀓as dentro de la jerarqu􀀓􀀐ade memoria y por tanto su latencia afecta al tiempo medio de acceso a memoria o Average Memory Access Time (AMAT) . De esta forma, los criterios que se tienen en cuenta a la hora de escoger una NoC habitualmente son que tenga el su􀀌ciente ancho de banda para que la red opere fuera de la zona de saturaci􀀓on, mientras se minimiza la latencia base delos paquetes y el coste de la propia red.  \nBas􀀓andonos en nuestras observaciones a partir de ejecuciones de aplicaciones realesen simuladores Full-System (FS), el tr􀀓a􀀌co generado por los cores tiene un volumen muy bajo en promedio. Como consecuencia, la latencia est􀀓a determinada fundamentalmentepor dos factores: la latencia de atravesar un router de la NoC y la distancia entre nodos que determina el n􀀓umero de saltos (routers atravesados) a realizar por los paquetes.  \nLas soluciones tradicionales para minimizar estos dos factores consisten en, por una parte dise~nar routers de baja latencia o bien implementar topolog􀀓􀀐as de alto grado, es decir con baja distancia m􀀓axima. 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